各位朋友，元宵節快樂，過完元宵節我們的春節基本就算過完了，就要開始一年辛勤的勞作了，祝大家在新的一年里身體健康、萬事如意。
在帖子里看到不少關于COOLMOS的介紹，我也為大家整理了一些COOLMOS的資料，供大家參考，會分以下幾次發出，歡迎大家討論。
第四次：目前市場超結產品的現狀
有關COOLMOS的產品也可以瀏覽西安芯派電子的官網，獲取更多的超結MOSFET資料。
http://www.semipower.com.cn/
廢話我就不多說了，開始上料。
一：COOLMOS的前生今世
COOLMOS也就是super junction MOS由于大家習慣沿用了英飛凌的叫法，所以一直叫COOLMOS，個人認為叫超結MOS可能更為恰當。
以下文字參考西安芯派電子上海研發中心劉博士的論文及相關網絡資料，由筆者進行整理，若有問題請及時聯系。
1988 年，飛利浦美國公司的 D.J.Coe 申請了編號為 US Pat:4754310 的美國專利，第一次提出了在 LDMOS 結構的基礎上，采用 pn 交替結構來取代原來單一淡濃度摻雜的漂移區，有效較低導通電阻的同時保持器件耐壓的方法來實現真正意義上的超結器件。如圖一所示，在原先傳統 LDMOS的漂移區中，通過 pn 交替的結構來代替單一淡濃度摻雜的漂移區，LDMOS 的漏端為高濃度摻雜的n+區域，它直接連接到 pn 交替的漂移區。
圖一：LDMOS pn 交替結構示意圖
1993 年，電子科技大學的陳星弼教授也在美國專利局申請了編號為 US Pat:5216275 專利。在他的專利中提出，在 VDMOS 器件中，用多個 pn 間隔結構來做外延漂移層的概念，并稱其為―復合緩沖層‖（Composite Buffer Layer）。如圖 1.10 所示，陳星弼教授的專利中給出的示意結構中，如當前主流的超結 MOS 器件已經十分相似了。圖二 中，VDMOS 器件中外延區由 pn 交替摻雜的外延漂移區組成。陳星弼教授同時在專利中分析了此 pn 交替摻雜的漂移區的三維分布方式。
圖二：復合緩沖層結構示意圖
兩年后，即 1995 年，西門子公司的 J.Tihanyi 也申請了編號為 US Pat:5216275 的專利，提出了和陳星弼教授類似的思路和應用方案。Tihanyi 的專利結構見圖三，其同樣是采用 pn 交替摻雜的結構在替代傳統功率 MOS 器件中單一摻雜的漂移層。
圖三：Tihanyi 專利超結示意圖
這三份專利提出了一種全新的思路，新的器件結構使陷入硅限瓶頸的人們為之振奮。在這之后，人們基于此前這三人的思路和理論推導，對基于此方向的新型高壓器件進行了深入的研究和開發。1997年，隨著研究的深入， Tatsuhiko 等人正式提出了―超結理論（Superjunction Theory）的概念。Tatsuhiko 等人將之前的研究進行了總結和歸納。從此之后，超結理論得到了廣泛的引用和流程，被眾多研究人員所接受，并不斷得到新的研究成果。
超結理論提出后，針對超結 MOS 器件的研究隨之在世界范圍內展開。在 1998 年，英飛凌公司正式宣布世界上第一代產品級的新型超結 MOSFET 器件誕生，并稱之為 COOLMOS。自此超結MOSFET慢慢的走入了我們電源工程師的視野。隨著超結MOSFET的推廣，國內的國內的眾多企業也推出了自己的超結產品，如南方芯源微科技有限公司在2012年成功的推出了自己一些列的超結產品，并應用到眾多的企業中去。
二：SJ_MOS與VDMOS的結構差異
為了克服傳統MOS導通電阻與擊穿電壓之間的矛盾，一些人在VDMOS基礎上提出了一種新型的理想器件結構，既我們所說的超結MOS，超結MOS的結構如圖2所示，其由一些列的P型和N型半導體薄層交替排列組成。在截止態時，由于P型和N型層中的耗盡區電場產生相互補償效應，使P型和N型層的摻雜濃度可以做的很高而不會引起器件擊穿電壓的下降。導通時，這種高濃度的摻雜可以使其導通電阻顯著下降，大約有兩個數量級。因為這種特殊的結構，使得超結MOS的性能優于傳統的VDMOS.如下表中芯派電子的超結MOS與平面MOS部分參數比對可知，超結MOS器件參數優于平面MOS。
對于常規VDMOS器件結構， Rdson與BV這一對矛盾關系，要想提高BV，都是從減小EPI參雜濃度著手，但是外延層又是正向電流流通的通道，EPI參雜濃度減小了，電阻必然變大，Rdson就大了。Rdson直接決定著MOSFET單體的損耗大小。所以對于普通VDMOS，兩者矛盾不可調和，這就是常規VDMOS的局限性。 但是對于超結MOS，這個矛盾就不那么明顯了。通過設置一個深入EPI的的P區，大大提高了BV，同時對Rdson上不產生影響。對于常規VDMOS，反向耐壓，主要靠的是N型EPI與body區界面的PN結，對于一個PN結，耐壓時主要靠的是耗盡區承受，耗盡區內的電場大小、耗盡區擴展的寬度的面積。常規VDSMO，P body濃度要大于N EPI，大家也應該清楚，PN結耗盡區主要向低參雜一側擴散，所以此結構下，P body區域一側，耗盡區擴展很小，基本對承壓沒有多大貢獻，承壓主要是P body－－N EPI在N型的一側區域，這個區域的電場強度是逐漸變化的，越是靠近PN結面，電場強度E越大。對于COOLMOS結構，由于設置了相對P body濃度低一些的P region區域，所以P區一側的耗盡區會大大擴展，并且這個區域深入EPI中，造成了PN結兩側都能承受大的電壓，換句話說，就是把峰值電場Ec由靠近器件表面，向器件內部深入的區域移動了。
對于做電源的工程師，這些太過器件級別的內容可能讓我們看的云里霧里，那就請看我們下面的更新，SJ_MOS的應用吧，有猛料啊。
樓主元宵節快樂！
2樓的圖片看不到呀
舉頭問樓主，猛料何時有？
快快更新
說起優缺點，我們先來說說工藝差異：兩種超結主要區別為P區工藝方式實現不一樣，英飛凌采用的是高能量離子多次注入技術，最終成形成糖葫蘆狀P柱區，芯派電子采用的為挖槽填充技術，最終形成形態比較完美的P柱區。
至于優缺點，芯派的超結性能已經媲美英飛凌的C3系列（如導通電阻，開關時間，結電容，柵電荷等參數），雖然芯派的SJ_MOS反向恢復略遜色于英飛凌產品，但通過芯派RD團隊對反向恢復進行全面優惠，目前芯派的產品在國內的超結產品中已處于領先地位。芯派超結產品與國內超結產品相比技術相對處于領先地位，與英飛凌相比芯派超結產品具有極高的性價比。
但是英飛凌做為國際優秀的半導體企業，其超結的系列也比較齊全，還有很多我們國內企業值得學習的地方。但隨著國內一大批像芯派一樣優秀的半導體企業的努力，國內的超結產品會越來越好。
有關芯派的超結產品可以到西安芯派電子的網站看看
http://www.sEMIpower.com.cn
樓上說的很實在,路漫漫其修遠兮。。。。
補充一下，下圖為英飛凌coolmos與芯派SJ-MOS工藝區別（右圖為芯派SJ-MOS）
簡單說一下SJ_MOS在電源中應用的優點。
SJ_MOS系統應用的優點總結
1> 通態阻抗小，通態損耗小。
由于SJ-MOS的Rdson遠遠低于VDMOS，在系統電源類產品中SJ-MOS的導通損耗必然較之VDMOS要減少的多。其大大提高了系統產品上面的單體MOSFET的導通損耗，提高了系統產品的效率，SJ-MOS的這個優點在大功率、大電流類的電源產品產品上，優勢表現的尤為突出。
2> 同等功率規格下封裝小，有利于功率密度的提高。
首先，同等電流以及電壓規格條件下，SJ-MOS的晶源面積要小于VDMOS工藝的晶源面積，這樣作為MOS的廠家，對于同一規格的產品，可以封裝出來體積相對較小的產品，有利于電源系統功率密度的提高。
其次，由于SJ-MOS的導通損耗的降低從而降低了電源類產品的損耗，因為這些損耗都是以熱量的形式散發出去，我們在實際中往往會增加散熱器來降低MOS單體的溫升，使其保證在合適的溫度范圍內。由于SJ-MOS可以有效的減少發熱量，減小了散熱器的體積，對于一些功率稍低的電源，甚至使用SJ-MOS后可以將散熱器徹底拿掉。有效的提高了系統電源類產品的功率密度。
3> 柵電荷小，對電路的驅動能力要求降低。
傳統VDMOS的柵電荷相對較大，我們在實際應用中經常會遇到由于IC的驅動能力不足造成的溫升問題，部分產品在電路設計中為了增加IC的驅動能力，確保MOSFET的快速導通，我們不得不增加推挽或其它類型的驅動電路，從而增加了電路的復雜性。SJ-MOS的柵電容相對比較小，這樣就可以降低其對驅動能力的要求，提高了系統產品的可靠性。
4> 節電容小，開關速度加快，開關損耗小。
由于SJ-MOS結構的改變，其輸出的節電容也有較大的降低，從而降低了其導通及關斷過程中的損耗。
同時由于SJ-MOS柵電容也有了響應的減小，電容充電時間變短，大大的提高了SJ-MOS的開關速度。對于頻率固定的電源來說，可以有效的降低其開通及關斷損耗。提高整個電源系統的效率。這一點尤其在頻率相對較高的電源上，效果更加明顯。
其實電源最佳的參數為最小化的Rdson*Qg,這個參數有些人稱為K因子，超級的K因子遠遠優于平面MOS。這也是超級可以有效降低損耗的緣由。
呵呵，這個每個人理解都不同，我個人的認為這個參數離不開性能和價格（貌似是廢話，哈哈），目前國內的超結與歐美大的品牌技術差距雖然在縮小，但差距是客觀存在的，這個我們誰都不能否認，但價格呢？國內的優勢又是顯而易見的，所有性價比是個綜合參數，好比MOSFET的K因子
最小的價格與性能的乘積才是最高的性價比。
具體使用什么品牌需要電源工程師根據自己產品的實際需求去選擇，如果一個手機充電器，需要提高效能，但也很少有人選擇歐美系的超結MOS，可能也有，土豪畢竟是少數，大多數企業還是對成本畢竟敏感的。
以上信息供參考，歡迎大家積極討論，讓更多的超結問題展現在更多的工程師面前。
COOLMOS系統應用會出現的問題
1> EMI可能超標。
由于SJ-MOS擁有較小的寄生電容，造就了超級結MOSFET具有極快的開關特性。因為這種快速開關特性伴有極高的dv/dt和di/dt，會通過器件和印刷電路板中的寄生元件而影響開關性能。對于在現代高頻開關電源來說，使用了超級結MOSFET，EMI干擾肯定會變大，對于本身設計余量比較小的電源板，在SJ-MOS在替換VDMOS的過程中肯定會出現EMI超標的情況。
2> 柵極震蕩。
功率MOSFET的引線電感和寄生電容引起的柵極振鈴，由于超級結MOSFET具有較高的開關dv/dt。其震蕩現象會更加突出。這種震蕩在啟動狀態、過載狀況和MOSFET并聯工作時，會發生嚴重問題，導致MOSFET失效的可能。
3> 抗浪涌及耐壓能力差。
由于SJ-MOS的結構原因，很多廠商的SJ-MOS在實際應用推廣替代VDMOS的過程中，基本都出現過浪涌及耐壓測試不合格的情況。這種情況在通信電源及雷擊要求較高的電源產品上，表現的更為突出。這點必須引起我們的注意。
4> 漏源極電壓尖峰比較大。
我司MOSFET目前使用的客戶主要是反激的電路拓撲，由于本身電路的原因，變壓器的漏感、散熱器接地、以及電源地線的處理等問題，不可避免的要在MOSFET上產生相應的電壓尖峰。針對這樣的問題，反激電源大多選用RCD SUNBER電路進行吸收。由于SJ-MOS擁有較快的開關速度，勢必會造成更高的VDS尖峰。如果反壓設計余量太小及漏感過大，更換SJ-MOS后，極有可能出現VD尖峰失效問題。
5> 紋波噪音差。
由于SJ-MOS擁有較高的dv/dt和di/dt，必然會將MOSFET的尖峰通過變壓器耦合到次級，直接造成輸出的電壓及電流的紋波增加。甚至造成電容的溫升失效問題的產生。
其實上面這些問題概括起來是兩個大問題，其一為柵極震蕩，其二位DV/DT、DI/DT，具體的產生緣由及解決辦法目前通過電路設計可以很好的解決。
再來回答下上面提出問題的解決辦法，不足之處歡迎大家補充。
MOSFET柵極產生震蕩的原因
說起MOSFET柵極產生震蕩的原因，我們先看下面的一張MOSFET在電源中的寄生參數示意圖。其中L1、L2、L3為封裝引線及PCB敷銅寄生電感。Rg1為MOSFE內部柵極電阻，Rg2為MOSFET外電路柵電阻。
從上圖我們可以看出，MOSFET自身和我們外部電路布線及器件布局會引入較大的寄生電容及電感到電路中，這些引入參數在電源上會形成相應的回路，大家都知道電源的MOSFET處于一個高速開通及關斷的工作狀態，在這個開關過程中，相應的耦合環路就有可能形成震蕩。電路是否振蕩決定于諧振電路、諧振頻率、及MOSFET的轉折頻率，轉折頻率由Rg1、MOSFET寄生電容及和增益Gfs控制,因此即使較小的寄生電容，都有引起諧振的可能。
因此，只有有效的保證了柵漏串聯諧振頻率低于MOSFET的增益轉折頻率，才能有效的防范振蕩的產生。具體的實現方法有兩種：
a>選擇合適的柵極電阻。較小的柵極電阻會使MOSFET快速關斷，由于柵極走線及柵極搭線電感中貯存的能量不能馬上泄放，會引起MOSFET不能徹底關斷，從而產生相應的震蕩，當震蕩嚴重時會導致MOSFET柵氧層遭受破壞從而引起失效，震蕩不嚴重的話，那就是干擾問題和損耗問題了。
b>優化PCB布線，減少柵極附件的雜散電容。柵極布線盡量短，不經過大電流器件這些大家都知道，但是還需注意避免柵漏極柵極與高電壓走線過于接近，保證柵漏不出現平行走線，如果電路布局特殊，可考慮采用地線將柵漏進行屏蔽隔離。
C>使用磁珠進行抑制。 這種方法大家用的比較多，尤其在處理EMI相關問題時。當在較高頻率時，磁珠引入有效的損耗阻抗，可以抑制吸收電路中的尖峰。同時將其LAYOUT在MOSFET柵極附件，也可以有效的防止并聯走線串擾問題的產生。
很直接的辦法。
