1956年提出的摩爾定律，即單顆芯片上不斷增長的晶體管數(shù)目帶來的性能提升和價格下降，讓信息技術(shù)在成本降低的同時，計算、存儲和傳輸能力也不斷地提高，為社會經(jīng)濟帶來了巨大貢獻。反映到生活中，最直觀的感受就是大約每兩年，我們的電腦或手機就可以用同樣的價格購買一臺性能翻倍的設(shè)備，尤其是當今主流配置的智能手機。

“摩爾定律不僅是科學定律，還是經(jīng)濟學定律”，Cadence公司數(shù)字與簽核事業(yè)部產(chǎn)品工程資深群總監(jiān)劉淼表示，“2014年開始，摩爾定律已顯露出停滯的狀態(tài)。目前大概3年半導(dǎo)體的性能才能夠提升一倍，而且成本下降緩慢，每個工藝節(jié)點的技術(shù)障礙成倍增加。再往后，隨著先進工藝FinFET成本增加，光罩層數(shù)多了，它的總成本反而會增加。”

如今芯片所承載的功能越來越多，導(dǎo)致需求裸片的面積越來越大，而裸片的面積是有極限的，也就是光罩的極限，所以這時候就出現(xiàn)了一個不可調(diào)和的矛盾。劉淼表示，這個矛盾雖然是客觀存在的，但其實可以換個思路解決掉。

近日，Cadence發(fā)布業(yè)內(nèi)首款應(yīng)用于多個小芯片（multi-chiplet）設(shè)計和先進封裝的完整 3D IC 平臺——Integrity? 3D-IC 平臺。它是一個跨平臺全流程的產(chǎn)品，它將3D設(shè)計規(guī)劃、物理實現(xiàn)和系統(tǒng)分析統(tǒng)一集成于單個管理界面中，可以做早期3D電磁、熱力、功耗和靜態(tài)時序分析，可以實現(xiàn)由系統(tǒng)來驅(qū)動的PPA目標。

提升良率，降低成本，3D-IC帶來行業(yè)新機遇

一個成熟的芯片工作可以分成四個層次，首先是最底層的器件，我們在器件上做了很多工作，使得晶體管越來越小；第二層是標準單元庫，還有片上內(nèi)存SRAM；第三層是芯片的模塊，最后是系統(tǒng)。所以如果要讓摩爾定律繼續(xù)適用，我們需要從兩個不同的維度出發(fā)，一是深度摩爾（More Moore），研發(fā)更先進的工藝，比如以前用鋁介質(zhì)，后面用銅，high-k，F(xiàn)inFET，之后到了3nm還有環(huán)繞型（GAA）新工藝。但成本看不到顯著的降低。二是后摩爾時代（More than Moore），發(fā)展2.5D/3D堆疊、芯粒（Chiplet）等先進封裝技術(shù)，增加單位面積密度，比如堆疊兩層，單位面積上就是雙倍，堆疊三層就是三倍。這樣芯片性能不但能夠被顯著地提升，也能夠使引線更短、功耗更低、性能更高、帶寬更高、封裝尺寸更小，進一步提升生產(chǎn)良率，減少芯片生產(chǎn)成本。

那么3D設(shè)計當前的挑戰(zhàn)是什么？一是3D-IC設(shè)計聚合與管理，包括裸片放置與凸點（Bump）規(guī)劃，SoC和封裝團隊各自為戰(zhàn)，缺少代表多種技術(shù)的統(tǒng)一數(shù)據(jù)庫；二是額外的系統(tǒng)級驗證，包括跨芯片/Chiplet及封裝的熱分析，3D靜態(tài)時序分析（STA）簽核Corner的“爆炸性”增加，系統(tǒng)級的裸片間的連接驗證。而當前行業(yè)的解決方案存在脫節(jié)，片面，點工具，缺乏早期反饋等的問題，這導(dǎo)致堆疊中單個裸片的過度設(shè)計，成本高昂。

劉淼介紹說，Cadence正在努力轉(zhuǎn)型，以前只做EDA工具，后來開始做系統(tǒng)級的創(chuàng)新。3D-IC就是在系統(tǒng)創(chuàng)新上做出來的幫助客戶解決當前痛點的工具，我們相信這也是未來十年行業(yè)的發(fā)展趨勢。

Cadence 認為3D-IC下一個十年的發(fā)展方向是先進封裝、數(shù)字設(shè)計與簽核、模擬設(shè)計及驗證、熱仿真與信號完整性分析。一方面是為了迎合模擬數(shù)字化和封裝晶圓化的大趨勢，一方面是因為Cadence要做系統(tǒng)驅(qū)動的PPA，要做時序、功耗、可靠性、熱仿真、機械性能、EMI、裸片間LVS/DRC、系統(tǒng)級驗證等所有一切的分析，肯定要跟數(shù)字、模擬設(shè)計集成整合，所以需要建立統(tǒng)一的平臺，這個平臺就是Integrity? 3D-IC。

Cadence Integrity 3D-IC平臺從系統(tǒng)層面解決3D-IC設(shè)計挑戰(zhàn)

作為電子設(shè)計領(lǐng)域的關(guān)鍵領(lǐng)導(dǎo)者，Cadence此次推出的集成化、高容量Integrity? 3D-IC平臺具有劃時代的意義。它是業(yè)界首個可在單個統(tǒng)一的用戶管理界面中進行3D設(shè)計規(guī)劃、物理實現(xiàn)和系統(tǒng)分析的平臺，有早期3D電熱、功耗和靜態(tài)時序分析（STA）功能，可實現(xiàn)由系統(tǒng)來驅(qū)動的PPA目標。

面向超大規(guī)模計算、消費電子、5G通信、移動和汽車應(yīng)用，相較于傳統(tǒng)單一脫節(jié)的Die-by-Die設(shè)計實現(xiàn)方法，芯片設(shè)計工程師可以利用Integrity? 3D-IC平臺解決新的芯片設(shè)計挑戰(zhàn)，獲得更高的生產(chǎn)效率。該平臺提供獨一無二的系統(tǒng)規(guī)劃功能，集成電熱和靜態(tài)時序分析（STA），以及物理驗證流程，助力實現(xiàn)速度更快、質(zhì)量更高的3D設(shè)計收斂。同時，3D exploraTIon流程可以通過用戶輸入信息將2D設(shè)計網(wǎng)表直接生成多個3D堆疊場景，自動選擇最優(yōu)化的3D堆疊配置。值得一提的是，該平臺數(shù)據(jù)庫支持所有的3D設(shè)計類型，幫助工程師在多個工藝節(jié)點上同步創(chuàng)建設(shè)計規(guī)劃，并能夠與使用Cadence Allegro封裝技術(shù)的封裝工程師團隊和外包半導(dǎo)體組裝和測試（OSAT）供應(yīng)商無縫協(xié)作。

“Cadence Integrity 3D-IC平臺兼容數(shù)字和模擬，是多層級、多技術(shù)、多層次、多模型的按需型數(shù)據(jù)庫”，劉淼進一步解釋說，“為了讓數(shù)字和模擬設(shè)計數(shù)據(jù)可以無縫銜接，二十年前Cadence就推出開放數(shù)據(jù)庫，未來我們也會把PCB統(tǒng)一進來。”

值得一提的是，由Cadence中國團隊提出的同構(gòu)和異構(gòu)裸片堆疊（Native 3D Partitioning）方案，能夠?qū)⑵洗鎯Ω\算單元全部放在一起，有效地提升3D堆疊下的PPA。

在介紹用于3D靜態(tài)時序分析的Tempus解決方案時，劉淼指出，它具有四大特點，一是快速、自動裸片間分析技術(shù)（RAID），因為3D設(shè)計比2D的設(shè)計周期更長，所以Cadence希望讓客戶在早期就能發(fā)現(xiàn)一些問題，比如這個芯片放上去之后，可能出現(xiàn)散熱不好的問題等，避免后期出現(xiàn)大問題導(dǎo)致設(shè)計從頭開始，設(shè)計周期延長。二是并行多模式多Corner（C-MMMC），Cadence使用并行MMMC（C-MMMC），提高運算效率，簡化項目管理與機器資源。三是邊界模型，因為每個芯片之間總會有邊界，上面的線和下面的線有耦合電容，對寄生參數(shù)的抽取是一個挑戰(zhàn)，Cadence可以利用裸片級分層級抽象縮減數(shù)據(jù)量。四是Tempus ECO選項，并行多裸片3D-IC時序ECO，可以優(yōu)化系統(tǒng)驅(qū)動PPA。

隨著3D-IC堆疊技術(shù)的不斷發(fā)展，電子行業(yè)必將迎來新一輪技術(shù)創(chuàng)新和成本優(yōu)化浪潮。芯片設(shè)計功能性和性能將進一步提升、功耗將進一步降低，我們也將克服裸片的尺寸限制，擁有更靈活的IP應(yīng)用模型，獲得更短的產(chǎn)品上市時間。相信在Cadence等創(chuàng)新企業(yè)和優(yōu)秀工程師的共同努力下，摩爾定律將會發(fā)揮自己最大的價值，為人們帶來更加高效、便捷的生活。