本文介紹幾種使用VNA兩端口測試方法測量DIE上電容。

分別測量如下三種情況下的DIE電容：

1）在DIE的bump位置觀測；

2）在pkg的ball的一個pair位置觀測；

3）在pkg的ball的兩個pair位置觀測

第一種測試結構如下：

其中VNA校準到微探頭的探針位置，探針位置不能準確校準的位置使用50ohm、1ps傳輸線代替。

VNA測試從300KHz到3GHz，測試S21，通過以下公式轉化為阻抗參數：

使用RLC電路搭建仿真模型，結果對比如下：

二者結果很接近，能夠擬合的這么好是因為DIE的結構很薄、很小。

但是需要注意，在測試時，根據DIE位置的RLC網絡參數分布，兩個端口距離越遠，S21(或者轉移阻抗)會減小，因此計算出來的阻抗也越低，但是是不準確的，因此，兩個port不能離太遠；但是也不能太近，太近則會有磁場互相串擾，產生互感，因此需要適當權衡。

這種現象在PCB上測試時，會更明顯。

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插播一下：

參考論文[Larry D Smith_2011 DesignCon - On Die Capacitance Measurements in the Frequency and Time Domains]

其中對于兩個端口的距離進行了實測研究，測試示意圖如下：

測試結果如下：

推薦的測試端口位置如下：

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下面接著看一下在ball位置測量阻抗的結構，如下：

第一種測試方法，pkg的ball和via電感都被算到DUT阻抗里了；

第二種測試方法，pkg中的一部分(從pkg的plane開始，兩個探測點第一次接觸)，算入DUT阻抗中；

因此，第二種更準確。

做了一個仿真對比：

紅色曲線為不帶夾具傳輸線模型時，DUT的阻抗，粉色為帶傳輸線模型時的DUT阻抗曲線，藍色為兩個port在同一個位置而引入了一部分電感或者傳輸線在DUT中時的阻抗曲線；

可以明確確認將其他部分串聯進DUT時，電感會直接影響DUT阻抗(兩個port在同一位置測試時)，而兩個port在兩個位置時，則只會在高頻部分影響測試精度，而不會將每個port部分的獨立電感串入DUT中；

對于這兩種測試結構的測試結果如下：

用RLC電路仿真阻抗，與兩個port在同一位置的測試阻抗曲線對比如下：

將其分解為R和L，如下：

可以看到，夾具在這里的影響比較小，有一些影響是來自DIE的結構。

第二種測試結果如下：

無論哪種方法，低頻阻抗都是取決于DIE電容，自諧振頻點取決于DIE電容和等效電感，兩個port在同一ball位置時，等效電感為0.28nH，兩個port在兩個ball位置時，等效電感為0.12nH；

這個0.16nH的差別主要是pkg的ball、via、以及plane的電感；

將阻抗參數分解為R和L參數如下：

電感參數仿測結果基本一致，且并不隨頻率變化；

電阻的測試值表現出了隨頻率的變化，與仿真結果不同，說明此處并非夾具引起的，而是DIE結構的低電感、高電阻特性引起的；

在100MHz范圍內，典型的DIE電容和pkg電感的并聯諧振點會出現，此時環路中的ESR主要是來自pkg的小電阻；在高于500MHz時，ESR主要來自于DIE上分布的電阻(比pkg上的大)；

在DIE位置觀測的高于1GHz的阻抗只能在3D模型中提取才準確，包括DIE上的大電阻、小電感，與pkg上的小電阻、大電感的并聯電路。