低功耗設計,由于clk頻率很低,庫里沒有clk gating cell,故在頂層手動加入四個latch+and 做每個module的gating,用set_clock_gating_check設置setup、hold time,用report_clock_gating_check DC能識別這四個gaitng cell,但是綜合時總有warning message:Warning: No controlling value could be found for the clock gating cell 'U1_SH/U41' for the clock pin 'B1' 類似的一大串信號,綜合后看schemetic,發現控制latch logic的input上被加上了很長一串buffer,導致邏輯完全錯誤.現在不清楚是什么原因,有大蝦也手動gating過的請幫幫忙.