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LNK626 輸出電壓隨負載電流升高而降低,何解?

為方便大家閱貼,最新的測試數據見新貼:

http://www.laiyangyintong.cn/bbs/1516173.html

dialup參數做了調整,重新測試了最新的波形。仍有問題,請大家幫忙看看


電路圖及波形圖如下。 

原理圖中反饋電阻實際貼的值為【9.1K,20K】,【2.4K,5.1K】不同比例的結果基本一樣。電路中的電阻值不能使用。

10V輸出為主輸出。

原邊感量計算值為1311uH,漏感38uH,實際測試結果滿足誤差要求。

問題: 負載電流從0逐漸加大到800mA,輸出電壓逐漸下降到8.5V(純電阻負載)。嘗試跟換反饋電阻值,沒有明顯改善。

請大家幫忙分析問題出在什么地方。謝謝!

未命名

1,VDS導通部分細節

77777

2 ,原邊電流

新建文件0

3,VDS波形,穩定電壓368V

新建文件1

4,反饋繞組電壓波形,負載小時穩定電壓6.8V,負載電流增加接近700mA時,電壓值明顯下降

新建文件2

5,FB管腳電壓,1.44V

新建文件3

全部回復(28)
正序查看
倒序查看
power_hh
LV.5
2
2015-08-14 20:34
變壓器繞制有問題,帶載有點問題,
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謝厚林
LV.12
3
2015-08-17 09:45

你是多路輸出嗎?多路輸出的漏感大,造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF

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謝厚林
LV.12
4
2015-08-17 09:46
@謝厚林
你是多路輸出嗎?多路輸出的漏感大,造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF
另外多路輸出會造成偵測不準的問題。
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tanb006
LV.10
5
2015-08-26 20:08

沒辦法跟蹤的那么完美。

建議次級另加個線性穩壓。

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feiban001
LV.3
6
2015-08-31 09:06
@謝厚林
你是多路輸出嗎?多路輸出的漏感大,造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF

謝謝,前幾天老婆生孩子,一直沒上班。 我馬上試試你說的方案。

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feiban001
LV.3
7
2015-08-31 16:23
@謝厚林
你是多路輸出嗎?多路輸出的漏感大,造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF

根據你說的辦法,將電容改小(兩個1n電容串聯),沒有明顯改善。 電容加大(2個1n并聯),倒是有改善 --- 空載12.6V(有12K假負載),適當帶載后輸出在10.2~10.4之間波動。比之前好一些。 不過,可聞噪音也變得明顯。30%~100%負載范圍內都有噪音。

另,4.5V輸出在5.2~6.3V之間波動。(目前不考慮這組輸出了)

如果將4.5V輸出繞組去掉,只保留一組輸出,是否可以改善以上問題? 

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謝厚林
LV.12
8
2015-09-01 09:14
@feiban001
根據你說的辦法,將電容改小(兩個1n電容串聯),沒有明顯改善。電容加大(2個1n并聯),倒是有改善---空載12.6V(有12K假負載),適當帶載后輸出在10.2~10.4之間波動。比之前好一些。不過,可聞噪音也變得明顯。30%~100%負載范圍內都有噪音。另,4.5V輸出在5.2~6.3V之間波動。(目前不考慮這組輸出了)如果將4.5V輸出繞組去掉,只保留一組輸出,是否可以改善以上問題? 

噪音解決辦法,變壓器的磁芯中心柱點膠。

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feiban001
LV.3
9
2015-09-01 09:59
@謝厚林
噪音解決辦法,變壓器的磁芯中心柱點膠。
變壓器是浸過漆的
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謝厚林
LV.12
10
2015-09-01 13:35
@feiban001
變壓器是浸過漆的

沒點膠吧?

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feiban001
LV.3
11
2015-09-01 15:02
@謝厚林
沒點膠吧?

可能吧,變壓器廠做的樣品。 噪音這個問題先放放。 

RCD的參數該如何確定最佳值? 目前用的2nF,電阻不變。不知道會不會有問題。

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謝厚林
LV.12
12
2015-09-06 09:42
@feiban001
可能吧,變壓器廠做的樣品。噪音這個問題先放放。 RCD的參數該如何確定最佳值?目前用的2nF,電阻不變。不知道會不會有問題。

輕載,空載時有噪音,要把箝位電容改為薄膜電容。

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2015-09-06 17:59
你是多路輸出嗎?多路輸出的漏感大,造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF
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2015-09-07 08:48
**此帖已被管理員刪除**
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謝厚林
LV.12
15
2015-09-07 09:09
@q若不棄永相惜q
**此帖已被管理員刪除**

箝位電容要改小,因為625的偵測方式的問題,在MOS關斷后的2.5US的地方偵測,所以在漏感大的設計中,最好把電容改小,振蕩的時間就會短,保證在2.5uS的地方沒有振蕩。

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dakjncdc
LV.7
16
2015-09-07 10:27
變壓器繞制有問題,帶載有點問題,
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feiban001
LV.3
17
2015-09-08 09:11
@謝厚林
箝位電容要改小,因為625的偵測方式的問題,在MOS關斷后的2.5US的地方偵測,所以在漏感大的設計中,最好把電容改小,振蕩的時間就會短,保證在2.5uS的地方沒有振蕩。

我再試試。 

2.5us的位置,振鈴剛好結束。 測了1/2/3nF的電容,RCD中D串聯的電阻也從0變到100,都試過,基本上都是在振鈴結束的地方剛好2.5uS

之前將電容改小,似乎也沒有看到對振鈴有明顯改善的意思啊。  另外,直觀理解,電容大了不是有利于壓制振鈴峰值嗎? 

另,已經重新打樣了單輸出的變壓器,后面再測試看看。

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feiban001
LV.3
18
2015-09-09 09:22
@謝厚林
噪音解決辦法,變壓器的磁芯中心柱點膠。
噪音的問題,是否可以通過調整RCD改善?   我之前做的一個電源,LNK623,有一小部分噪音比較大。
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謝厚林
LV.12
19
2015-09-14 13:32
@feiban001
我再試試。 2.5us的位置,振鈴剛好結束。測了1/2/3nF的電容,RCD中D串聯的電阻也從0變到100,都試過,基本上都是在振鈴結束的地方剛好2.5uS之前將電容改小,似乎也沒有看到對振鈴有明顯改善的意思啊。 另外,直觀理解,電容大了不是有利于壓制振鈴峰值嗎? 另,已經重新打樣了單輸出的變壓器,后面再測試看看。

箝位電容大,振蕩的時間會久

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feiban001
LV.3
20
2015-09-14 17:27
@謝厚林
箝位電容大,振蕩的時間會久

最新的測試波形開了個新帖,煩請謝工幫忙看看。

http://www.laiyangyintong.cn/bbs/1516173.html

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2015-10-09 18:12
如果將4.5V輸出繞組去掉,只保留一組輸出,是否可以改善以上問題? 
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2015-10-09 19:04
@陌路絕途
你是多路輸出嗎?多路輸出的漏感大,造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF
噪音的問題,是否可以通過調整RCD改善?   我之前做的一個電源,LNK623,有一小部分噪音比較大。
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2015-10-09 19:16
可聞噪音也變得明顯。30%~100%負載范圍內都有噪音。
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dakjncdc
LV.7
24
2015-10-09 22:07
另外多路輸出會造成偵測不準的問題。
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2015-10-09 22:35
你是多路輸出嗎?多路輸出的漏感大,造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF
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2015-11-03 16:16
多路輸出的漏感大,造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF
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2015-11-03 17:33
你是多路輸出嗎?多路輸出的漏感大,造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF
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2015-11-03 17:53
輸出電壓逐漸下降到8.5V(純電阻負載)。
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2015-11-03 18:39
造成Vds波形振蕩時間比較久。箝位電容改小點,改為470pF
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