目錄

　　第1章 數字系統與數字系統設計

　　1.1 引言

　　1.2 數字系統的設計

　　1.2.1 自上而下的設計

　　1.2.2 自下而上的設計

　　1.2.3 正向設計與逆向設計

　　1.3 EDA技術及其應用

　　1.3.1 EDA技術的發展

　　1.3.2 現代EDA技術的特點及應用

　　1.4 IP核復用技術與SOC

　　1.4.1 IP復用技術

　　1.4.2 系統芯片(SOC)

　　1.4.3 深亞微米技術帶來的挑戰

　　1.4.4 基于平臺的設計方法(PBD)

　　1.5 數字系統的實現方式

　　1.5.1 全定制方式

　　1.5.2 門陣列(Gate Array)

　　1.5.3 PLD實現方式

　　1.6 數字系統的設計方式

　　1.6.1 圖形設計方式

　　1.6.2 基于HDL的設計

　　1.6.3 高速、高密度PCB的設計

　　1.7 小結

　　第2章 ASIC與PLD

　　2.1 概述

　　2.1.1 ASIC

　　2.1.2 PLD的發展演變

　　2.2 PLD的分類

　　2.2.1 按集成度分類

　　2.2.2 按結構特點分類

　　2.2.3 按編程特點分類

　　2.3 PLD的基本結構

　　2.3.1 PLD結構原理

　　2.3.2 PLD電路的表示方法

　　2.3.3 SPLD的結構

　　2.4 CPLD的結構與特點

　　2.4.1 宏單元

　　2.4.2 可編程I/O單元

　　2.4.3 可編程連線陣列(PIA)

　　2.5 FPGA的結構與特點

　　2.5.1 可配置邏輯塊(CLB)

　　2.5.2 輸入/輸出模塊(IOB)

　　2.5.3 可編程互連線(PI)

　　2.5.4 片內RAM

　　2.6 在系統編程與邊界掃描測試技術

　　2.6.1 在系統編程(ISP)技術

　　2.6.2 邊界掃描測試(BST)技術

　　2.7 PLD產品概述

　　2.7.1 Lattice公司的PLD

　　2.7.2 Xilinx公司的PLD

　　2.7.3 Altera公司的PLD

　　2.8 PLD的發展趨勢

　　2.9 小結

　　第3章 Altera的CPLD/FPGA

　　3.1 概述

　　3.1.1 器件系列

　　3.1.2 結構與特點

　　3.1.3 宏功能模塊及IP核

　　3.1.4 Altera的開發工具

　　3.2 APEX 20K器件系列

　　3.2.1 系統級芯片——APEX 20K器件

　　3.2.2 APEX 20K器件的結構

　　3.2.3 嵌入式系統塊(ESB)

　　3.2.4 APEX 20K器件的I/O結構

　　3.3 FLEX 10K器件系列

　　3.3.1 概述

　　3.3.2 結構與功能

　　3.3.3 器件特性設定

　　3.3.4 數據配置與下載

　　3.4 ACEX 1K器件系列

　　3.4.1 概述

　　3.4.2 ACEX 1K器件結構

　　3.5 MAX 7000器件系列

　　3.5.1 概述

　　3.5.2 結構與功能

　　3.5.3 其他功能和特性

　　3.6 EPC配置器件

　　3.6.1 概述

　　3.6.2 常用的EPC配置器件

　　3.6.3 典型的配置電路

　　3.6.4 最大的配置器件EPC16

　　3.7 小結

　　第4章 常用的EDA設計軟件

　　4.1 數字系統設計的流程

　　4.2 常用的EDA工具軟件

　　4.2.1 Synopsys

　　4.2.2 Synplify

　　4.2.3 ispDesignEXPERT

　　4.2.4 Panda 2000

　　4.2.5 MAX+PLUS II

　　4.3 小結

　　第5章 MAX+PLUS II使用指南

　　5.1 MAX+PLUS II的安裝與配置

　　5.1.1 推薦的系統配置

　　5.1.2 MAX+PLUS II的安裝

　　5.2 基于MAX+PLUS II的設計過程

　　5.2.1 設計輸入

　　5.2.2 設計處理

　　5.2.3 設計校驗

　　5.2.4 器件編程

　　5.2.5 在線幫助

　　5.3 設計輸入

　　5.3.1 建立一個新項目

　　5.3.2 圖形輸入方式

　　5.3.3 文本輸入方式

　　5.3.4 設計的層次

　　5.4 設計處理

　　5.4.1 設計項目的編譯

　　5.4.2 在平面編輯器中觀察適配結果及手動配置

　　5.5 模擬仿真

　　5.5.1 項目仿真

　　5.5.2 定時分析

　　5.6 編程下載

　　5.6.1 Altera器件的編程文件

　　5.6.2 器件編程

　　5.7 MAX+PLUS II使用提高

　　5.7.1 使用LPM宏單元庫

　　5.7.2 基于流水線的設計

　　5.7.3 使用EAB單元進行設計

　　5.7.4 REPORT文件

　　5.8 ByteBlaster下載電纜及其使用

　　5.8.1 并口下載電纜ByteBlaster

　　5.8.2 編程配置方式

　　5.9 小結

　　第6章 Verilog HDL

　　6.1 引言

　　6.2 Verilog HDL基本結構

　　6.2.1 簡單的Verilog HDL例子

　　6.2.2 Verilog HDL模塊的結構

　　6.2.3 邏輯功能定義

　　6.3 數據類型及常量、變量

　　6.3.1 常量

　　6.3.2 變量

　　6.4 運算符及表達式

　　6.4.1 算術運算符(Arithmetic operators)

　　6.4.2 邏輯運算符(Logical operators)

　　6.4.3 位運算符(Bitwise operators)

　　6.4.4 關系運算符(Relational operators)

　　6.4.5 等式運算符(Equality operators)

　　6.4.6 縮減運算符(Reduction operators)

　　6.4.7 移位運算符(Shift operators)

　　6.4.8 條件運算符(Conditional operators)

　　6.4.9 位拼接運算符(Concatenation operators)

　　6.4.10 運算符的優先級

　　6.5 語句

　　6.6 賦值語句

　　6.6.1 常用的賦值語句

　　6.6.2 阻塞賦值和非阻塞賦值的區別

　　6.7 條件語句

　　6.7.1 if-else語句

　　6.7.2 case語句

　　6.7.3 使用條件語句注意事項

　　6.8 循環語句

　　6.8.1 for語句

　　6.8.2 repeat語句

　　6.8.3 while和forever語句

　　6.9 結構說明語句

　　6.9.1 always塊語句

　　6.9.2 initial語句

　　6.9.3 task和function語句

　　6.10 編譯預處理語句

　　6.10.1 define語句

　　6.10.2 include語句

　　6.10.3 timescale語句

　　6.11 語句的順序執行與并行執行

　　6.12 不同抽象級別的Verilog HDL模型

　　6.12.1 Verilog HDL門級描述

　　6.12.2 Verilog HDL的行為級描述

　　6.13 小結

　　第7章 用Verilog HDL設計數字電路

　　7.1 常用組合電路模塊的設計

　　7.1.1 基本門電路的描述

　　7.1.2 編譯碼器

　　7.1.3 數據選擇器(MUX)

　　7.1.4 奇偶校驗產生器

　　7.1.5 7段LED數碼管澤碼電路

　　7.2 常用時序電路模塊的設計

　　7.2.1 D觸發器

　　7.2.2 數據鎖存器

　　7.2.3 數據寄存器

　　7.2.4 移位寄存器

　　7.2.5 任意模加法/減法計數器

　　7.2.6 ROM/RAM模塊

　　7.3 多層次結構電路的設計

　　7.3.1 圖形與文本混合設計

　　7.3.2 純文本描述

　　7.4 數字跑表

　　7.4.1 結構與功能

　　7.4.2 源程序

　　7.4.3 仿真及波形圖

　　7.4.4 下載及驗證

　　7.5 8位數字頻率計

　　7.5.1 功能要求

　　7.5.2 工作原理

　　7.5.3 設計實現

　　7.5.4 仿真與下載

　　7.6 有限狀態機(FSM)設計舉例

　　7.6.1 基于狀態機的設計

　　7.6.2 頻率計控制器設計舉例

　　7.6.3 幾點討論

　　7.7 交通燈控制器

　　7.7.1 功能描述

　　7.7.2 設計與實現

　　7.7.3 仿真與下載

　　7.8 樂曲演奏電路

　　7.8.1 音調的控制

　　7.8.2 音長的控制

　　7.8.3 樂曲演奏電路源程序

　　7.9 自動售飲料機的設計

　　7.9.1 case語句

　　7.9.2 總體設計

　　7.9.3 源程序

　　7.10 多功能數字鐘

　　7.10.1 功能描述

　　7.10.2 源程序

　　7.10.3 實驗與下載

　　7.11 卡式電話計費器

　　7.11.1 功能定義

　　7.11.2 源程序

　　7.11.3 仿真

　　7.12 PCM采編器

　　7.12.1 結構與功能

　　7.12.2 設計與實現

　　7.13 小結

　　第8章 數字模塊與數字系統的設計實現

　　8.1 提高數字系統性能的方法

　　8.1.1 提高系統工作速度

　　8.1.2 耗用資源的考慮

　　8.2 快速乘法器的設計

　　8.2.1 移位相加乘法器

　　8.2.2 查找表乘法器

　　8.2.3 邏輯樹乘法器

　　8.2.4 加法器樹乘法器

　　8.2.5 混合乘法器

　　8.3 FIR濾波器的設計與實現

　　8.3.1 8階FIR濾波器的結構改進

　　8.3.2 源代碼及功能仿真

　　8.4 快速傅里葉變換(FFT)

　　8.4.1 算法原理

　　8.4.2 蝶形單元的設計與實現

　　8.5 高速數字相關器

　　8.5.1 數字相關器原理

　　8.5.2 設計與實現

　　8.6 線性分組碼編譯碼器

　　8.6.1 線性分組碼基本概念

　　8.6.2 設計與實現

　　8.7 循環碼編譯碼器的實現

　　8.7.1 循環碼編碼器

　　8.7.2 循環碼澤碼器

　　8.8 卷積碼Viterbi編譯碼器

　　8.8.1 Viterbi編碼器

　　8.8.2 Viterbi譯碼器

　　8.8.3 Viterbi譯碼器的子模塊

　　8.9 其他數字模塊的設計

　　8.9.1 DSP模塊的設計

　　8.9.2 通信模塊的設計

　　8.9.3 常用控制電路的設計

　　8.9.4 綜合設計舉例

　　8.10 結束語

　　附錄A Verilog HDL關鍵字

　　附錄B MAX+PLUS II支持的Verilog HDL數據類型和語句

　　附錄C GW48型EDA實驗開發系統使用介紹

　　詳細介紹

　　本書主要闡述數字系統設計方法和Verilog HDL語言的應用，著眼于綜合開發能力的提高。

　　本書按照“器件-設計軟件-設計語言”的順序系統介紹數字系統設計的方法、PLD器件、流行的EDA設計軟件和HDL設計語言等，力求涵蓋數字系統開發所涉及的主要方面，并在內容上進行取舍，作了精心的編排。本書重點對用VerilogHDL設計開發常用的數字電路和數字系統進行具體闡述，并配以大量的設計實例，所有實例均經過了綜合和驗證。相關器件和開發工具主要選取了國內廣泛使用的Altera公司的PLD器件及其開發工具MAX+PLUS II。

　　本書可供電子和通信等領域從事硬件設計和系統開發的工程技術人員和教師閱讀參考，也可以作為相關專業研究生和高年級本科生的教材。